半岛彩票芯片是如何制造的？从沙子到城市，制作过程非常复杂，凌博士把千言万语都汇聚在这个视频里，看完便知道。
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纵观整个制造业，芯片的制造流程可以说是最复杂的之一，这项点石成金术可分为八个大步骤，如下图所示，这些步骤又可细分为上百道工序。
第一步要制造硅晶圆，制造硅晶圆的原料是我们最常见的沙子，沙子的主要成分是二氧化硅，将沙子进行提纯得到单质硅，然后再通过直拉法得到单晶硅锭，先将硅锭两端切去，再切成几段，进行滚磨，目的是使单晶硅棒达到标准直径。接下来采用X射线法确定单晶硅的晶向，切除参考面，再以参考面为基准进行切割得到硅晶圆，如下图所示。
得到初步的晶圆后，要将切好的硅晶圆进行倒角、研磨处理，让其表面变得平整光滑，否则难以在上面刻制正确的电路。研磨过后还要用化学腐蚀液去除研磨过程中的损伤，最后用抛光液进行抛光，经检验合格后，即可交给产线进行制造了。
第二步到第六步是需要多次重复的过程。薄膜沉积（deposition）是将材料薄膜沉积到晶圆表面上，沉积材料可能是导体、半导体和绝缘体，常见的薄膜有二氧化硅薄膜、多晶硅薄膜、氮化硅薄膜、金属及化合物薄膜等。常用的沉积方法有化学气相沉积(Chemical Vapor Deposition，CVD) 和物理气相沉积(Physical Vapor Deposition，PVD)。CVD是把构成薄膜物质的气态反应剂或液态反应剂的蒸汽以合理的流速引入反应室，在衬底表面发生化学反应，沉积成膜的工艺方法，如下图所示。
物理气相沉积是指在真空条件下，采用物理方法，将材料源（固体或液体）气化成气态原子或分子，或部分电离成离子，转移到硅衬底表面形成薄膜的过程，如下图所示。PVD相比CVD而言，优点是工艺原理简单、工艺所需温度低，能用于制备各种薄膜。缺点是台阶覆盖（step-coverage）性、附着性、致密性不如CVD薄膜。
PVD的常见种类包括溅射镀膜、真空蒸镀、等离子体镀膜等。以溅射镀膜为例，是指在一定真空度下，使气体等离子化，其中的离子轰击靶材表面，靶材表面的原子等粒子气相转移到达衬底，在衬底表面沉积成膜的过程，如下图所示。
第三步是光刻，也是整个制造中最核心的一步。光刻前要在晶圆上均匀的涂上光刻胶（photoresist），通常光刻胶采用旋涂的方式，即边旋转，边涂抹，保证光刻胶的均匀性，如下图所示。
将涂光刻胶后的晶圆放入光刻机中，光刻机的光源发出的深紫外（DUV）或极紫外（EUV）光透过掩模版（也称作光罩），将掩膜版上的电路结构图案缩小并聚焦到光刻胶图层上，光刻胶在受光后，受光区域会发生化学变化，掩膜版上的电路图形就会印刻到光刻胶图层上，此步骤称为曝光，如下图所示。曝光之后的步骤是烘烤和显影，目的是去除图形未覆盖区域的光刻胶，从而让印刷好的电路图案显现出来，永久固定。
刻蚀（etch）是在光刻步骤完成后，用化学或物理方法有选择地从硅片表面去除不需要的材料，从而只留下3D电路图的过程。刻蚀方法主要包括湿法刻蚀（wet etching）和干法刻蚀(dry etching)，湿法刻蚀是指利用化学溶液与预刻蚀材料之间的化学反应来去除未被掩蔽膜材料掩蔽的部分而达到刻蚀目的。干法刻蚀是用等离子体化学活性较强的性质进薄膜刻蚀的技术，干法刻蚀又包括溅射刻蚀（Supptter Etching）、等离子体刻蚀（Plasma Etching）、反应离子刻蚀（Reactive Ion Etching，RIE）。刻蚀过程以等离子体刻蚀为例，利用等离子体中的粒子，撞击二氧化硅薄膜层，达到去除多余氧化层的目的，如下图所示。
刻蚀结束后要对晶圆计量和检测，确保没有误差。如果检测结果不符合预期，则应反馈至光刻或者刻蚀步骤，做进一步的优化及调整。事实上，计量和检测可以贯穿整个制造流程。
下一步是离子注入（Ion implantation），离子注入就是将要掺杂的原子（如Ⅲ、Ⅴ族元素），在强电场的作用下，被加速射入到晶圆的特定区域，再进行退火、激活杂质、修复晶格损伤等步骤，从而获得所需的杂质浓度，最终形成N区或者P区。
互连就是讲同一芯片内各个独立的元器件，通过一定的方式，连接成具有一定功能的电路模块的技术。用于互连工艺的金属材料需具备低电阻率、热化学稳定性好、抗电迁移特性佳、易于沉积和刻蚀、价格低廉等特征。集成电路发展早期主要使用铝互连工艺，但因为铜具有比铝更低的电阻率，和更好的抗电迁移特定，而被广泛采用。
从薄膜沉积到互连这六个步骤，在整个制造流程中会重复几十次甚至上百次，每一次重复，都会在晶圆上刻制一层电路，最终形成完整的芯片。以上所有步骤完成后，对晶圆整体进行打磨、抛光等，再进行测试及封装，合格的芯片就可以出厂交付了！
从沙子到芯片的全过程： 沙子-硅熔炼-硅晶桩-切割-剖光-晶圆-沉积-涂胶-光刻-显影-刻蚀-清洗...3D结构-硅片测试-切割-封装测试
从应用的角度看，好的封装技术可以实现更小的体积，更快的速度，以及更多的触点。早期封装的变化过程，就是体积的变小史。
集成电路刚刚诞生的六七十年代，人们对于芯片的印象往往是宽大的引脚，细长的形状，其实这就是芯片最早的封装方式，即DIP（Dual In-line Package）双列直插式封装，绝大多数中小规模集成电路都采用这种封装形式。它通常采用长方形外形，两侧有并排的金属针脚。最早的DIP包装元件是由飞兆半导体（Fairchild）公司的Bryant Buck Rogers在1964年时发明，首个元件有14个引脚，采用此类封装的半导体元件可以接在印刷电路板电镀的贯穿孔中，或是插入在DIP插座（socket）上。早期芯片，例如8086、8088等CPU都采用了DIP封装。不过这种技术密度、频率难以提高，无法满足高效自动化生产的要求，且芯片面积与封装面积的比值较大，体积也很大。
更多的触点永远是芯片封装技术追求的目标。80年代开始，DIP封装的两排针脚已经不能满足芯片与外界交流的需求，SMT表面贴装时代到来让芯片封装有了更多发挥空间。SMT技术是一种将无引脚或短引线表面组装元器件安装在印制电路板的表面或其它基板的表面上，通过再流焊或浸焊等方法加以焊接组装的电路装连技术。SMT工艺包括丝印、点胶、贴装、固化、回流焊接、清洗、检测等步骤。相比前代封装技术，SMT组装密度更高，体积更小，重量更轻。
SOP（Small Out-Line Package小外形封装）封装是一种常见的表面贴装形式，引脚从封装两侧引出呈海鸥翼状或L状。SOP与DIP封装的外表很像，从功能上也是没有区别的，只是在芯片焊接阶段，由于SOP引脚小，焊接难度会比DIP大一点，不过SOP的价格相比DIP也便宜一点。SOP封装还逐渐派生出了许多其他的封装类型，例如SOJ（J型引脚小外形封装）、TSOP（薄小外形封装）、TSSOP（薄的缩小型SOP）等。
QFP封装，中文含义叫方型扁平式封装技术（Quad Flat Package），该技术实现的CPU芯片引脚之间距离很小，引脚很细，一般大规模或超大规模集成电路采用这种封装形式，引脚中心距离有1.0mm、0.8mm、0.65mm、0.5mm、0.4mm、0.3mm 等多种规格，总数一般都在100以上。QFP及其他派生封装技术的可以更有效的利用空间，高度与体积都缩小了很多。
90年代面积阵列封装出现。PGA、BGA等封装技术逐一应用，在缩减体积的同时提高了系统性能。
PGA（Pin Grid Array）插针网格阵列是一般用户很熟悉的封装形式，很多老款的CPU都采用PGA封装，其最大的特点就是背面布满针脚。这种类型的封装底部布满针脚，使用时需要将整块芯片放置于对应的卡座内，不过缺点很明显，就是容易“断脚”，后来逐渐被针脚在PCB板上的平面网格阵列封装LGA（Land grid array）替代。
BGA改良自PGA。BGA（Ball Grid Array）球栅阵列封装是一种表面黏着封装技术，相比DIP以及QFP封装技术，BGA可以容纳更多的接脚，整个装置的底部表面可全作为接脚使用，而不是只有周围可用，比起QFP等周围限定的封装类型还具有更短的平均导线长度与更好的高速效能，与TSOP相比，BGA具有更小的体积、更好的散热和电学性能，并极大地提高了每平方英寸的存储容量。因此由该技术实现封装的CPU信号传输延迟小，适应频率可以提高很大。和PGA相比，BGA一般直接焊接在PCB板上，拆卸焊接需要专用的BGA修复台，但价格也比PGA更便宜。
从最开始的DIP封装到CPU使用的BGA、LGA型封装，我们可以明显的看到芯片的体积在逐步缩小，与外界交换信息的针脚也在增多。然而这些封装技术都不能摆脱wire bond的限制，也就让芯片的功率上限较低，也难以承受超高频率的运算性能。21世纪的新封装技术将解决这个问题。
进入21世纪后，移动设备对于芯片的需求逐渐提升。芯片制程沿着摩尔定律快速发展，这同时也对封装技术提出新的考验。为了进一步提升芯片的整体性能，倒晶封装技术Flip Chip出现（或称覆晶封装、倒装芯片、controlled collapse chip connection、c4等）。以往封装是将晶片置放于基板（chip pad）上，再用引线焊接（wire bond）将晶片与基板上的焊盘连接。Flip chip是先将晶片连接到凸块（bump），然后将晶片翻转过来使凸块与基板（substrate）直接连结而得其名。Flip Chip与传统wire bond封装技术相比，晶片与基板的互连形式要方便的多，芯片焊盘位于芯片正下方，因此与基板之间连接路径较短，能显著提高电气性能，更提高了I/O数量；芯片底部区域阵列焊接点的密度也更高，因此整颗芯片的尺寸能显著缩小。此外，晶片倒装后没有引线的限制，芯片整体高度更低，外部散热也可以直接作用于晶片之上。
Flip chip技术与其他封装，例如BGA封装技术并不是相互独立的，应用Flip chip技术的BGA同样能有效降低芯片体积。
Flip chip有着尺寸、I/O密度、传输性能、散热能力以及生产效率等诸多优点，不过先进封装也有更“先进”的问题需要解决。
Flip chip技术面对的最大难题就是解决芯片翘曲，这在芯片超薄化后成为影响封装良率的关键问题。Flip chip的组装过程需要将芯片上的焊点与基板上的焊盘进行对位，然后使用回流焊工艺在芯片和基板焊盘间形成焊球，再在芯片与基板间的空隙中填充底部填充胶（点胶），最终实现芯片与基板间的电气连接。因此这个流程的第一步，焊点与焊盘的对应十分重要。若芯片产生过大的翘曲会在组装过程中导致锡球无法对接，出现开路。目前，采用新材料做基板可以有效降低热膨胀系数，减小翘曲度。此外采用铜柱技术（CopperPillar）也可以进一步缩小焊点间距。
随着各种智能设备小型化的发展，要求作为终端的传感器更便携化、多功能化。因此，将更多功能集成于单个芯片内成为降低体积、提升性能的高效方式。因此，叠层3D封装出现了。
目前，芯片叠层共有三种形式：芯片与芯片的堆叠（Die to Die，D2D），芯片与晶片的堆叠（Die to Wafer，D2W），晶片与晶片的堆叠（Wafer to Wafer，W2W）。
D2D利用传统的引线连接技术，将芯片在垂直方向上堆叠起来进行封装，应用传统的封装技术即可解决。D2W则需要Flip chip技术来连接上下两层。W2W的上下两层之间通过直径在10微米以下的硅通道相连接，这种技术也称为TSV（Through silicon via）。与其他技术不同，TSV能够使芯片在三维方向堆叠的密度更大、外形尺寸更小，并且大大改善芯片速度和降低功耗，是目前3D芯片的主流发展方向。
除了垂直封装技术外，在同一个封装腔体内堆叠多个3D封装也是一种技术方案。PIP（Package in Package）封装内封装逐渐流行。目前该项技术主要用于SD卡、XD卡等储存芯片的封装上。
